[경력] 시스템 반도체 설계 (Physical Design)
가온칩스
summary
가온칩스에서 2년 이상의 경력을 가진 시스템 반도체 Physical Design 설계자를 채용합니다. Top & Sub block 구현, Low Power 설계, Power Integrity 분석 등의 업무를 담당하며, 관련 학사 학위 이상 소지자를 대상으로 합니다.
- 회사
- 가온칩스
- 지역
- 경기
- 직무
- Physical Design
- 채용 구분
- 경력
- 고용 형태
- 정규직
- 지원 기간
- 2026년 5월 14일 ~ 수시
회사 정보
가온칩스
- 평균 연봉
- 6,043만원
- 직원수
- 265명
- 본사 위치
- 경기도 성남시 수정구 금토로40번길 26 A동 4층
최근 3년 연봉 추이
그래프에 손을 올리거나 눌러 보세요.
2023년 9월부터 +360만원 (+6.3%)
최근 3년 입사·퇴사
그래프에 손을 올리거나 눌러 보세요.
같은 기간 입사 146명 · 퇴사 83명 · 직원수 +66명
내용
담당업무
❖ 주요 업무
- Flatten or Hierarchical Physical Design Flow - Block partitioning - Top & Sub block Implementation - High Speed Block Hardening (CPU/GPU/NPU/DDR/PCIe, etc.) - Timing/Congestion/Cross-talk Noise Sign-off - Low Power Design Flow - UPF based PnR (Multi-Voltage / Multi-Supply) - Level-Shifter & ISO insertion - Power switch cell insertion - Wake-up Noise Analysis - Flip-Chip Flow - BUMP Assignment (EM-Aware Early Power Analysis) - RDL Routing - Parasitic RC Extraction - Clock and Signal RC extraction - Pin-to-pin RC extraction for IP - Power Integrity - Dynamic IR Drop Analysis - Static IR Drop / EM Analysis - Signal Integrity - Signal EM Analysis - Jitter aware Clock and data path handling - Physical Verification - DRC / LVS / ERC / ESD / DFM
지원자격
❖ 지원 자격
• Physical Design 관련 업무 경력 2년 이상 • 정규 4년제 대학교 학사 학위이상 보유자 • 해외여행에 결격 사유가 없는 자 • 남성의 경우, 병역필 또는 면제자
우대사항
❖ 우대 사항
• Hierarchical Physical Design Top 업무 능력 보유자 • Physical Verification 업무 능력 보유자 • TCL, Python Scripting 능력 보유자 • 외국어 가능자 (해외 어학 연수자)
전형절차
❖ 채용 절차
• 서류 전형 → 직무적합성 •인성 검사 → 직무 인터뷰 → 처우 협의 및 최종 합격 • 전형 절차는 직무 별로 다를 수 있으며, 일정 및 상황에 따라 변동 될 수 있습니다. • 전형 일정 및 결과는 지원 시 작성하신 이메일로 개별 안내 드립니다. ※ 지원서 내용 중 허위 사실이 있는 경우에는 합격이 취소될 수 있습니다. ※ 성별/보훈 대상자/장애 여부는 채용 과정에서 어떠한 불이익도 미치지 않습니다.
담당업무
주요 업무
- Flatten or Hierarchical Physical Design Flow - Block partitioning - Top & Sub block Implementation - High Speed Block Hardening (CPU/GPU/NPU/DDR/PCIe, etc.) - Timing/Congestion/Cross-talk Noise Sign-off - Low Power Design Flow - UPF based PnR (Multi-Voltage / Multi-Supply) - Level-Shifter & ISO insertion - Power switch cell insertion - Wake-up Noise Analysis - Flip-Chip Flow - BUMP Assignment (EM-Aware Early Power Analysis) - RDL Routing - Parasitic RC Extraction - Clock and Signal RC extraction - Pin-to-pin RC extraction for IP - Power Integrity - Dynamic IR Drop Analysis - Static IR Drop / EM Analysis - Signal Integrity - Signal EM Analysis - Jitter aware Clock and data path handling - Physical Verification - DRC / LVS / ERC / ESD / DFM
지원자격
지원 자격
• Physical Design 관련 업무 경력 2년 이상 • 정규 4년제 대학교 학사 학위이상 보유자 • 해외여행에 결격 사유가 없는 자 • 남성의 경우, 병역필 또는 면제자
우대사항
우대 사항
• Hierarchical Physical Design Top 업무 능력 보유자 • Physical Verification 업무 능력 보유자 • TCL, Python Scripting 능력 보유자 • 외국어 가능자 (해외 어학 연수자)
전형단계
채용 절차
• 서류 전형 → 직무적합성 •인성 검사 → 직무 인터뷰 → 처우 협의 및 최종 합격 • 전형 절차는 직무 별로 다를 수 있으며, 일정 및 상황에 따라 변동 될 수 있습니다. • 전형 일정 및 결과는 지원 시 작성하신 이메일로 개별 안내 드립니다.
지원 접수는 원문 공고에서 진행됩니다. 마감 일정은 회사 사정에 따라 바뀔 수 있으니 원문에서 한 번 더 확인해 주세요.